FPGA vidéo l'algorithme de traitement d'image développement conseil caméra OV7725 conseil de développement VGA LCD sortie

Nouveau produit

€203.91

Mots-clés:

FPGA vidéo l'algorithme de traitement d'image développement conseil caméra OV7725 conseil de développement VGA LCD sortie pas cher, Pièces de climatiseur de haute qualité, fournisseurs chinois de Appareils ménagers, output,


ce conseil est actuellement principalement approprié pour les catégories suivantes de personnes:
( 1) sur le FPGA logique développement a un vif intérêt, et ont une certaine base pour le HDL
(2) plans à utiliser FPGA image architecture, l'apprentissage et la recherche l'image algorithme de amis
(3) préparation la recherche FPGA, maître image FPGA algorithme à traiter avec l'architecture de un ami
(4) ne peut pas trouver la direction, voudrais à acquérir de nouvelles connaissances, à saisir la tendance future de FPGA amis, ont la détermination difficultés amis
VIP plein _ Conseil conseil introduction:
(1) la Pleine VIP_Board conseil par CrazyBingo Je développe. le Altera Cyclone IV FPGA conseil, avec EP4CE15E17C8N comme le noyau, 24Bit VGA, 24Bit SDRAM, CMOS interface, touches indépendantes, 4*4 matrice clavier, LCD1602, LED, l'allocation des ressources, mise en œuvre de vidéo image basée sur FPGA de base cadre, jeter les bases pour la fin des HDL-VIP, peut être utilisé comme à accélérer vidéo des outils de traitement d'image VIP matérielle algorithme.
(2) pour plus VIP_Board carte Complète introduction, la logique, HDL-VIP code routines à atteindre analyze, ainsi que l'utilisation de logiciels et autres contenus, s'il vous plaît lire en détail avec référence à la SkyDrive tutoriels.
carte routine conception sera dans ce FPGA 1.5 W individuels LE dans la pleine utilisation de la circuit périphérique, vidange FPGA ressources à maximiser leur vitesse et performance dans l'ordre à atteindre le plus de base des images vidéo VIP algorithme de traitement fonction. exclusif tutoriel écrit: " basé sur VIP_Board Plein FPGA et vidéo portail avancée développement guide ", tout d'abord, à travers la routine à conduire, à atteindre le disque dur externe circuit, simplifié FPGA HDL-VIP le seuil, de la moins profonde au plus profond progressivement nous conduire dans. HDL-VIP route de développement.
plein VIP_Board sur le conseil de la détaillée périphériques et fonctions, comme indiqué dans le tableau suivant:
numéro de série
module fonctionnel
introduction de fonction
1
FPGA
utiliser Altera Cyclone IV série FPGA , comme VIP le CPU . EP4CE15F17C8N , avec 1.5 W individuels LEs , 166 un utilisateur IO ,
2
VGA modulaire
utiliser ADV/GM7123 réalisation 24Bit vrai couleur VGA Interface circuit, comme l'interface d'affichage de l'image vidéo
3
SDRAM
modulaire
utiliser Hynix le 32Bit SDRAM HY57V283220T , un total de 4 Banques * 1 M * 32Bit ressources l'interception de la conseil 24Bit ) , comme une image vidéo de la mémoire
4
CMOS caméra module interface 1
soutien toutes les séries caméra module. http://mcudiy.taobao.com ), en option OV7725/MT9M111 etc. CMOS modulaire.
5
CMOS caméra module interface 2
soutien routine FPC Interface CMOS Capteur , la valeur par défaut est 30 W Pixel OV7725-FPC .
6
Power module
utiliser MP2214 DCDC régime, USB Communication et alimentation, fusible de puissance 500mA actuel, protection PC l'abri du danger
7
partie de la cristal
à bord 50 MHz comme un oscillateur à quartz. FPGA horloge source.
8
FLASH
utiliser EPCS4/M25P40 série SPI FLASH , 4 Mbit l'espace est suffisant pour supporter 1 W LEs FPGA logique code
9
clé module
(1) 1 mondial bouton de réinitialisation
(2) 4 clé utilisateur
(3) 4*4 matrice clavier
10
LED lampe
à bord 8 individuels LED lampe, en utilisant 74HC595 réalisation 3 ligne de configuration de série
11
LCD1602
à bord LCD1602 Circuit, et sélection 8*5 Mini type LCD1602 .
12
DB-40 Interface
conduire à VGA multiplexés DB-40 Interface, appuiera la fin du retrait des LCD interface du panneau de contrôle.
13
utilisateur IO
extraction 35 individuels complètement indépendant utilisateur IO , pour fournir aux utilisateurs avec plus programme d'extension périphérique
14
JTAG Interface
standard Altera JTAG Interface, soutien sof Test et jic Firmware d'écriture
conseil. FPGA Code routines, principalement divisé en HDL-Logique comme bien HDL-VIP 2 partie 1. par HDL-Logi Exemples cette partie de la routine est principalement basé sur Verilog HDL , la réalisation de la logique de base de la développement de périphérique fonctions. cette partie de la principale routine est montré dans le tableau suivant:
numéro de série
d'ingénierie
décrire
1
01_Counter_Design
4 peu contre-expérience
2
02-1_LED_Display_Design_8BitAddr
8 peu auto plus LED l'expérience d'affichage (le conseil peut pas être testé)
3
02-2_LED_Display_Design_595Addr
être basé sur 74HC595 série 8Bit depuis le LED l'expérience d'affichage
4
02-3_LED_Display_Design_595Water
être basé sur 74HC595 série 8Bit l'eau lampe l'expérience d'affichage
5
02-4_LED_Display_Design_595Breathe
être basé sur 74HC595 série 8Bit lampe de respiration l'expérience d'affichage
6
03-1_KEY_Scan_Design_Jitter
mise en œuvre de clé indépendant gigue détection basée sur le retard régime
7
03-2_KEY_Scan_Design_Counter
mise en œuvre de clé indépendant gigue détection basée sur le système de comptage
8
03-3_KEY_Scan_Design_Matrix
mise en œuvre de clé indépendant gigue détection basée sur le système de comptage
9
04_LCD1602_Display_Design
Pure logique mise en œuvre LCD1602 l'expérience d'affichage
10
05-1_System_Ctrl_Design
sans PLL mondiale horloge gestion module conception
11
05-2_System_Ctrl_Design_PLL
ceinture PLL mondiale horloge gestion module conception
13
07_PC2FPGA_UART_Test
être basé sur UART protocole FPGA et PC Signal communication

Type Pièces de Climatiseur
Type d'unité  pièce
Poids du colis  1.0kg (2.20lb.)
Dimensions du colis  30cm x 20cm x 10cm (11.81in x 7.87in x 3.94in)

Produits apparentés